TI C2000系列DSP可配置逻辑块（CLB）设计说明

CLB结构概述

基本级别配置中存在的四个 CLB 模块中的每一个都由一个输入信号选择器、 一个 CLB 逻辑块和一个外设信号多路复用器组成。 输入信号选择器选择进入 CLB 逻辑块的八个信号， 外设信号多路复用器分配 CLB 逻辑块的八个输出。 在逻辑块本身内部， 将逻辑运算应用于八个输入（由配置寄存器的内容决定） ， 以生成八个输出信号。 这些逻辑运算可以由 HLC 块（高级控制器） 、 三个计数器、 三个 LUT4 块（具有四个输入的查找表） 、 三个 FSM 块（有限状态机） 和八个输出 LUT3 块执行。

CLB输入

每个CLB模块有8个INPUT输入到可配置逻辑单元。这些输入中的每一个都可以由一组预定义的信号选择性地驱动。一个两级mux结构允许每个CLB实例的每个输入选择一个信号。具体见[1][^1]的表29-1。
一个具有注脚的文本。

为了使用gpio作为CLB的输入，您必须使用输入X-BAR和CLB X-BAR。图29-5显示了如何使用gpio作为CLB tiles的输入。

CLB输出

CLB的8个输出被复制来创建16个输出信号。这16个输出在寄存器CLB_OUT_EN中都有一个单独的输出使能使能位。CLB输出到设备的ePWM、eCAP、eQEP和X-bar模块。这允许用户使用CLB增强这些模块的功能。

CLB的TILE块

CLB tile的目的是提供CLB的逻辑重构能力。CLB tile包含以下子模块：<