华为韬（τ）定律改写半导体格局，国产 EDA 能否借势全栈进化？

华为抛出韬（τ）定律，引领半导体新方向

2026 年 5 月 25 日，在 IEEE ISCAS 2026 上，华为半导体业务部总裁何庭波抛出关键概念——韬（τ）定律。τ 是电路理论中的时间常数，决定信号状态切换速度。这是中国企业首次在全球半导体领域提出指导产业发展的新原则。

过去六年，华为基于这一定律已量产 381 款芯片，覆盖无线基站、AI 推理、网络处理器等核心场景。预计 2031 年，基于 τ 定律的高端芯片可达到等效 1.4nm 制程水平，保持与国际主流路线对标竞争的能力。如今，τ 正在改变半导体行业价值格局，也让 EDA 从幕后走向台前。

“时间缩微”登场，τ 定律凭什么？

摩尔定律由英特尔联合创始人戈登·摩尔于 1965 年提出，过去半个多世纪有效运转，撑起了众多产业。然而，2000 年前后能跟进最先进制程的晶圆厂有几十家，到 2025 年仅剩台积电、三星、英特尔 3 家，且台积电 2nm 晶圆报价超 3 万美元，摩尔定律红利逐渐消退。

目前业界探索出多条技术路径，如英伟达 CEO 黄仁勋提出的 “黄氏定律”、国际半导体技术路线图（ITRS）提出的 More than Moore，以及 AMD、台积电主推的 Chiplet 与先进封装技术。但这些方案大多沿用“几何缩微”或功能叠加思路，与 τ 定律存在本质区别。

τ 定律核心是“时间缩微”替代“几何缩微”，是贯穿器件、电路、芯片、系统四个层级的完整优化体系，适合大规模系统级性能提升，在 AI 和异构计算场景下更具优势。何庭波详解，在器件层面，优化晶体管和互连电阻及寄生电容；在电路层面，用逻辑折叠技术突破传统平面布局；在芯片层面，通过全栈软硬芯协同设计；在系统层面，定义灵衢总线，重构计算系统互联协议。

相较而言，τ 定律更贴合芯片算力核心本质，为芯片设计提供脱离单纯制程微缩的全新技术路线，与摩尔定律相互兼容。可以说，摩尔定律是在平面上画更细格子，τ 定律则是把纸折起来，用立体空间换取更短信号路径。

τ 定律落地，EDA 成关键

τ 定律的每一层落地，都离不开 EDA。它不再是传统“画图工具”，而成了“时间缩微”从理论走向芯片实物的中枢神经。

华为论文显示，采用 Chiplet、3DIC、LogicFolding 三条技术路线叠加共存方式，到 2035 年实现硬件集成度提升超 100 倍，面临 EDA 工具链断代、跨晶圆工艺偏差、能量守恒法则三大挑战。加州大学圣地亚哥分校教授 Andrew B. Kahng 表示，传统“摩尔定律”顺风减弱后，EDA 和物理设计基本目标更重要，EDA 被重新摆到牌桌中央。

韬（τ）定律对 EDA 提出哪些新要求？

针对 τ 定律对 EDA 工具提出的新要求及传统 EDA 工具短板，与业内从业者交流探讨发现：

第一，原生真 3D 设计与跨层协同优化能力欠缺，STCO 重要性凸显。传统 2D 设计流程和“赝 3D”流程无法实现单元级跨层灵活调配，而原生 3D EDA 工具可支持标准单元跨裸片自由排布和跨裸片逻辑重构与全局优化。同时，Chiplet、3DIC 和 LogicFolding 在先进封装体系中叠加共存，带来设计工程挑战，STCO 可从方法论层面破除割裂，但这是当前 EDA 工具链最底层缺失。

第二，多物理场耦合缺失。单芯片时代，供电分析、热仿真和应力计算分属独立工具链，三维堆叠下此模式不再完全适用。多片裸芯垂直集成后，功率密度攀升，散热路径不对称，层间温差增大，引发热膨胀失配，影响器件电学特性和机械可靠性。

EDA 厂商，需要补齐哪些能力？

当前国产 EDA 公司多聚焦单点式突破，在细分领域取得成果。如华大九天以模拟 EDA 为根基，拓展至数字、先进封装等领域；概伦电子死磕器件建模和电路仿真；合见工软是国内数字 EDA 龙头；行芯科技在“签核”环节发力；芯和半导体主攻“先进封装”；广立微侧重良率提升。

τ 定律有望推动国产 EDA 从“点工具国产化”升级为“全流程、跨层级、强协同”的工业软件底座。这要求 EDA 工具链全面嵌入全链条关键流程。

5 月 26 日，北京大学集成电路学院宣布“真 3D”EDA 工具原型取得关键突破，支持完整三维空间协同优化，与传统“赝 3D”相比有显著改善，目前已完成工业级设计验证，后续将扩展场景。同日，投资者向华大九天发问，华大九天回应称在 3DIC 设计 EDA 领域提前布局，构建全流程解决方案，是国内唯一的 3DIC 设计验证全流程 EDA 提供商。

至此，从 τ 定律理论牵引到国产 EDA 工具链补位的路径逐渐清晰。未来几年，率先推出工业验证闭环方案的厂商，有望在“时间缩微”趋势中占据主动。对国产 EDA 而言，这或许是从点工具追赶转向全栈能力构建的窗口期。