Quartus-II 三种方式进行D触发器仿真

伊始不觉 伊始不觉 博客等级 墨衍会员 · AI 创作全网分发 墨衍智能分发 本文由作者通过墨衍一键同步至各平台 1分发平台 3k累计阅读 3.1k平均单平台 已同步平台 CSDN 微信公众号 微博 知乎 掘金 百家号 博客园 抖音 小红书 你的文章也可以这样分发 墨衍会员 ¥399起/年，写一次发全网 我也要 码龄6年
关注
原创 最新推荐文章于 2026-07-10 11:49:59 发布 3k 阅读 AI 写同款· GEO 优化 ›
Quartus-II编写触发器 熟悉quartus ii和modelsim联合开发 阅读详情

如愿

一、Quartus-II

1.1 介绍

  • Quartus II 是Altera公司推出的综合性CPLD/FPGA开发软件，软件支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。

1.2 使用版本

Quartus-II 13.1

1.3 安装教程

Quartus II 13.1的安装及使用

二、Modelsim

2.1 介绍

  • Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。

2.2 主要特点

  • RTL和门级优化，本地编译结构，编译仿真速度快，跨平台跨版本仿真；
  • 单内核VHDL和Verilog混合仿真；
  • 源代码模版和助手，项目管理；
  • 集成了性能分析、波形比较、代码覆盖、数据流ChaseX、Signal Spy、虚拟对象Virtual Object、Memory窗口、Assertion窗口、源码窗口显示信号值、信号条件断点等众多调试功能；
  • C和Tcl/Tk接口，C调试；
  • 对SystemC的直接支持，和HDL任意混合；
  • 支持SystemVerilog的设计功能；
  • 对系统级描述语言的最全面支持，SystemVerilog，SystemC，PSL；
  • ASIC Sign off。
  • 可以单独或同时进行行为（behavioral）、RTL级、和门级（gate-level）的代码。

2.3 使用版本

Modelsim SE-64 10.4

2.4 安装教程

Modelsim SE版本的安装及使用方法

三、D触发器

3.1 结构

在这里插入图片描述

3.2 工作原理

SD和RD接至基本RS触发器的输入端，它们分别是预置和清零端，低电平有效。当SD=1且RD=0时(SD的非为0，RD的非为1，即在两个控制端口分别从外部输入的电平值，原因是低电平有效)，不论输入端D为何种状态，都会使Q=0，Q非=1，即触发器置0；当SD=0且RD=1(SD的非为1，RD的非为0）时，Q=1，Q非=0，触发器置1，SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平，不影响电路的工作。

3.3 功能表

在这里插入图片描述

四、D触发器原理图并仿真

  • 点击new project wizard创建新工程
    在这里插入图片描述

  • 选择保存路径，以及确定项目名和顶层设计名
    在这里插入图片描述

  • 下个界面直接点击next
    在这里插入图片描述

  • 这里选择EP4CE115C7芯片
    在这里插入图片描述

  • 接下来一路next就行，最后点击finish
    在这里插入图片描述

  • 点击file -> new,选择框出来的
    在这里插入图片描述

  • 点击小插头符号，进入元器件选择
    在这里插入图片描述

  • 原理图如下，看着器件在元器件那里搜索就行了
    在这里插入图片描述

  • 然后点击上面的紫色小箭头进行编译，有些警告没什么，只要没有红色的错误就能过
    在这里插入图片描述

  • 选择新建文件，选择VWF文件
    在这里插入图片描述

  • 点击旁边的空白处，会出现插入界面，再点击node finder
    在这里插入图片描述

  • 进去之后选择pin all，点击list，再点击>>就会将发现的引脚全部选上，最后选择OK
    在这里插入图片描述

  • 选中clk信号，再点击上面带有钟表的图标，生成时钟信号
    在这里插入图片描述

  • 选中D信号的一段，用上面的0和1来控制取值
    在这里插入图片描述

  • 这里调好之后还不能进行仿真，需要设置一下，选择第二个在这里插入图片描述

  • 这里需要选择下载modelsim里exe文件的路径，下面输出路径需要这样选择，然后点击start complication在这里插入图片描述

  • 编译完了之后返回波形图文件，选择第二个箭头进行仿真，结果如下
    在这里插入图片描述

五、调用D触发器仿真

  • 这里创建工程的步骤都是一样的，也一样需要先创建一个内部原理图，直接点击那个小插头，搜索dff在这里插入图片描述
  • 最后的电路如下
    在这里插入图片描述
  • 然后一样的创建vwf文件，clk信号和D输入信号也是一样的调整，波形仿真也是一样的步骤，结果如下
    在这里插入图片描述

六、verilog实现D触发器

  • 依旧创建新项目，不过这里创建的文件就不一样了，这里需要创建的是Verilog HDL File文件在这里插入图片描述
  • 写入代码
//Dwave是文件名
module Dwave(d,clk,q);
    input d;
    input clk;
    output q;

    reg q;

    always @ (posedge clk)//我们用正的时钟沿做它的敏感信号
    begin
        q <= d;//上升沿有效的时候，把d捕获到q
    end
endmodule
  • 然后编译之后也是波形仿真，下面为仿真的结果
    在这里插入图片描述

七、总结

  • 这三个波形图仿真的结果都是一致的，说明三种方式都可以，但如果复杂起来，电路图将会越来越复杂，后面应该用代码的形式会更多。

八、参考

收录于
FPGA

当前文章被收录于：

FPGA
3 篇文章 0 人学习
订阅专栏 查看详情
标签
#fpga开发
本内容遵循 CC 4.0 BY-SA 版权协议
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
quartus 时序约束之时钟约束基本步骤 FPGA quartus软件时序约束之时钟约束的步骤 阅读详情

相关推荐

Quartus II三种方式实现D触发器及时序仿真

Quartus II三种方式实现D触发器及时序仿真一、准备工作（一）软件下载（二）D触发器原理1.简介2.D触发器的基本结构与信号输入输出关系3.状态转移真值表以及状态转移图二、实验要求三、设计D触发器并仿真（一）创建工程（二）创建原理图（三）编译（四）仿真波形图参考资料 一、准备工作 （一）软件下载 本实验需要用到两个软件：Quartus II和Modelsim SE，安装这里不做过多的介绍，具体请参照以下教程 Quartus II 13.1的安装及使用 Modelsim SE安装与介绍 Quartu

”一只特立独行的猪“的博客 8247

D触发器 quartus实现

D触发器 quartus实现的，附有RTL结构图。

Quartus-II13.1三种方式实现D触发器及时序仿真

文章目录一、认识D触发器（一）D触发器结构（二）D触发器的波形图二、Quartus-II输入原理图（一）创建工程（二）创建波形文件（三）编译原理图文件（四）创建vwm格式波形文件（五）时序波形仿真 一、认识D触发器 D触发器是一个具有记忆功能的，具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。 （一）D触发器结构 从图中可以发现D触发器有四个管脚，分别是输入信号D，输出信号Q，时钟信号CLK以及复位信号RESET。 其功能是当RESET为低电平（0

Harriet的博客 7678

Quartus实现D触发器及时序仿真

目录一、D触发器的简介二、 Quartus-II设计D触发器并验证三、Quartus-II调用D触发器并验证四、Quartus-II中用Verilog语言设计D触发器并验证 一、D触发器的简介 D触发器是一个具有记忆功能的，具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。 因此，D触发器在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即"0"和"1"，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。 D触发器有集成触发器

m0_46145395的博客 3640

Quartus ii 13.1 数字时钟

使用计数器和数据选择器等器件实现数字时钟电路。电路最终在开发板上显示的是时钟的秒和分（开发板所限，当然如果开发板支持8位显示的话也可以自己加到小时位的显示）。电路包四个部分：时钟信号分频电路，开发板内置的是25MHz的时钟信号，要把它分频到1Hz；数码管显示控制电路；数码管选通电路；时分秒进制控制电路。 说明：这里没有采用晶体振荡器来产生时钟信号，而是用了开发板内置的25MHz的信号通过分频电路使之达到1Hz。......

悟以往之不谏，知来者之可追。 2万+

QUartus-II三种方式实现D触发器及时仿真

Quartus输入原理图及时序仿真 ①创建工程 File - New Project Wizard ②天天写工程名称还有所在位置 ③选择芯片 ④点击next ⑤点击finish 创建方框文件 ①选择New ②选择Block Diagram/Schematic File ③选择nand2，2个输入的与非门，再添加四个and 和一个非门not ④ ...

qq_43656826的博客 1072

Quartus II中D触发器的三种实现方式及时序仿真对比

本文详细对比了在Quartus II开发环境中实现D触发器的三种方法：原理图输入、调用库元件和Verilog HDL编码。通过功能仿真和时序仿真，深入分析了不同实现方式在逻辑行为和实际时序波形上的差异，为FPGA初学者和工程师提供了从理解底层原理到工程实践选型的完整指南。

pz8901234的博客 211

FPGA新手必看：Quartus II 13.1下D触发器的三种实现方式对比（附仿真技巧）

本文详细解析了在Quartus II 13.1开发环境下实现D触发器的三种方法：原理图输入、元件调用和Verilog编码，并对比了它们的优劣与适用场景。通过具体的操作步骤和仿真技巧，帮助FPGA新手快速掌握时序逻辑设计，提升数字电路开发能力。特别适合需要理解D触发器实现细节的初学者。

weixin_29168393的博客 140

Quartus II中D触发器的三种实现方式与仿真对比

本文详细介绍了在Quartus II开发环境中实现D触发器的三种方法：原理图设计、Verilog HDL编码和IP核调用，并通过仿真对比分析了它们的资源占用、时序特性和开发效率。重点探讨了D触发器在FPGA设计中的关键作用，以及如何通过ModelSim进行时序波形仿真来验证设计正确性。

weixin_29184075的博客 433

利用Quartus-II进行仿真实验

目录一、 实验目的：在 Quartus-II 中自己用门电路设计一个D触发器，并进行仿真，时序波形验证。 实验环境：Quartus-II安装 参考资料：使用 一、

qqq080的博客 1万+

Quartus-II进行数字电路的仿真与验证（D触发器的三种方式）

…

weixin_44439920的博客 1098

Quartus II 实现D触发器及时序仿真

目录一、D触发器简介（一）D触发器概念：（二）D触发器的结构（三）D触发器波形图二、输入原理图及时序仿真（一）创建工程（二）创建框图文件（三）分析与综合（四）创建波形文件三、调用D触发器及时序仿真（一）创建工程（二）创建框图文件 一、D触发器简介 （一）D触发器概念： 一个具有记忆功能的，具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。 D触发器有集成触发器和门电路组成的触发器。 触发方式有电平触发和边沿触发两种，前者在CP(时钟脉冲)=1时即可触

qq_48008050的博客 2172

Quartus II 13.1 三种 D 触发器实现对比：原理图/元件/Verilog 仿真速度与资源占用

本文基于Quartus II 13.1开发环境，对比了原理图输入、74LS74元件调用和Verilog HDL编码三种D触发器实现方式。通过详细的仿真速度与资源占用分析，揭示了Verilog编码在时序性能和开发效率上的显著优势，为数字电路设计提供了实践指导。

weixin_33898233的博客 397

FPGA新手必看：Quartus II 13.1三种方法实现D触发器（附仿真对比）

本文详细解析了在Quartus II 13.1中实现D触发器的三种方法：原理图输入、元件调用和Verilog编码，并附有时序仿真对比。通过步骤讲解和波形分析，帮助FPGA新手快速掌握D触发器的设计与实现，提升数字电路设计能力。

efc12345678的博客 156

Quartus-II实战：从原理图到Verilog的D触发器设计与时序仿真对比

本文详细介绍了在Quartus-II开发环境中从原理图到Verilog的D触发器设计与时序仿真对比。通过门电路搭建、库元件调用和Verilog编码三种实现方式，深入分析D触发器的功能与时序特性，帮助读者掌握数字电路设计的核心技能。文章特别强调了时序仿真差异和资源优化策略，适合FPGA开发者和数字电路设计学习者参考。

u6v7w8x的博客 946
上一篇： FTP文件传输和Linux分割粘合文件
下一篇： verilog实现状态机
点赞 2
评论 0
书签 书签 12
伊始不觉
伊始不觉
博客等级 码龄6年 2617粉丝 66原创
+ 关注 专栏目录 订阅专栏
评论
成就一亿技术人!
拼手气红包6.0元
还能输入1000个字符
 
表情包 插入表情
表情包 代码片
 条评论被折叠 查看
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值