pstxnet.dat、pstxprt.dat 和 pstchip.dat。

（一下内容来自大模型生成，此处制作记录，仅供参考）

在 Cadence（特别是 Allegro/OrCAD 环境）中，从原理图（Schematic）生成的网络表（Netlist）通常包含三个关键文件：pstxnet.dat、pstxprt.dat 和 pstchip.dat。这三个文件共同构成了完整的逻辑连接和器件信息，用于后续的 PCB 布局布线（Layout）阶段。它们各自的作用如下：

1. pstxnet.dat —— 网络连接信息（Net Connectivity）

• 作用：描述电路中所有网络（nets）的连接关系，即哪些引脚（pins）属于同一个网络。
• 内容示例：
  • 网络名称（如 VCC、GND、CLK）
  • 每个网络所连接的元件引脚列表（例如 R1.1, C2.2, U3.A5）
• 用途：PCB 工具根据此文件建立电气连接，确保布线时正确连接各个元件引脚。

✅ 简单说：“谁和谁连在一起”。

2. pstxprt.dat —— 元件实例信息（Part Instances）

• 作用：列出原理图中使用的所有元件实例（Instances）及其属性。
• 内容包括：
  • 元件标识符（如 R1, C5, U2）
  • 对应的封装（Footprint / PCB Decal）
  • 元件类型（如 RESISTOR、IC）
  • 可能包含值（Value）、参考设计ator（RefDes）等属性
• 用途：PCB 工具据此在板上放置正确的封装，并关联到网络表中的连接。

✅ 简单说：“用了哪些元件，每个长什么样（封装）”。

3. pstchip.dat —— 器件模型/管脚定义信息（Pin & Device Definitions）

• 作用：定义每个器件（Device）的管脚（Pin）结构，包括管脚顺序、电气类型、是否可交换等。
• 内容包括：
  • 器件名称（如 74HC00）
  • 每个管脚的名称、编号、电气属性（输入/输出/电源等）
  • Gate 信息（对于多逻辑单元的 IC，如四与非门）
  • 管脚交换（Pin Swap）或门交换（Gate Swap）规则（如果启用）
• 用途：支持高级功能，如逻辑门互换、管脚优化布线，确保布局布线时符合器件物理和逻辑约束。

✅ 简单说：“每个芯片内部管脚是怎么定义的，能不能互换”。

三者关系总结：

补充说明：

• 这些文件通常由 Allegro Design Entry HDL（原 Concept HDL） 或 OrCAD Capture + CIS 生成。
• 在导入 Allegro PCB Editor 时，这三个文件会被一起读取，以重建完整的逻辑与物理设计数据。
• 如果只修改了原理图连接，通常只需重新生成这些文件并反标（Back Annotate）或重新导入 PCB。
• 若缺少 pstchip.dat，可能无法使用管脚/门交换功能；若缺少 pstxprt.dat，则无法正确放置封装。

如有具体工具版本（如 OrCAD 22.1、Allegro 17.x 等），细节可能略有差异，但核心功能一致。