Cache or TLB Descriptor Description对照表(2016.12版)

AHBLG AHBLG 博客等级 墨衍会员 · AI 创作全网分发 墨衍智能分发 本文由作者通过墨衍一键同步至各平台 1分发平台 400+累计阅读 479平均单平台 已同步平台 CSDN 微信公众号 微博 知乎 掘金 百家号 博客园 抖音 小红书 你的文章也可以这样分发 墨衍会员 ¥399起/年，写一次发全网 我也要 码龄9年
关注
原创 最新推荐文章于 2026-06-13 09:38:43 发布 479 阅读 AI 写同款· GEO 优化 ›
【信息科学与工程学】【数据中心】第三十五篇 云计算数据中心的学科知识04 编号学科（课程）核心知识点在云计算/云存储/云网络/云安全/云MaaS中的作用代表教材/资料/论文 + 数学方程式列表工业界应用D1421​云原生数据库：TiDB​HTAP（混合事务/分析处理）、分布式SQL、水平扩展、强一致（Raft）、自动故障恢复、与MySQL兼容、TiFlash列式引擎提供弹性扩展的分布式数据库；支撑高并发在线交易与实时分析教材：《TiDB in Action》PingCAP（2020） 论文：《TiDB: A Raft-based HTAP Database》（2017） 阅读详情
Cache Descriptor values
ValueTypeDescription
0x00GeneralNull descriptor, this byte contains no information
0x01TLBInstruction TLB: 4 KByte pages, 4-way set associative, 32 entries
0x02TLBInstruction TLB: 4 MByte pages, fully associative, 2 entries
0x03TLBData TLB: 4 KByte pages, 4-way set associative, 64 entries
0x04TLBData TLB: 4 MByte pages, 4-way set associative, 8 entries
0x05TLBData TLB1: 4 MByte pages, 4-way set associative, 32 entries
0x06Cache1st-level instruction cache: 8 KBytes, 4-way set associative, 32 byte line size
0x08Cache1st-level instruction cache: 16 KBytes, 4-way set associative, 32 byte line size
0x09Cache1st-level instruction cache: 32KBytes, 4-way set associative, 64 byte line size
0x0ACache1st-level data cache: 8 KBytes, 2-way set associative, 32 byte line size
0x0BTLBInstruction TLB: 4 MByte pages, 4-way set associative, 4 entries
0x0CCache1st-level data cache: 16 KBytes, 4-way set associative, 32 byte line size
0x0DCache1st-level data cache: 16 KBytes, 4-way set associative, 64 byte line size
0x0ECache1st-level data cache: 24 KBytes, 6-way set associative, 64 byte line size
0x1DCache2nd-level cache: 128 KBytes, 2-way set associative, 64 byte line size
0x21Cache2nd-level cache: 256 KBytes, 8-way set associative, 64 byte line size
0x22Cache3rd-level cache: 512 KBytes, 4-way set associative, 64 byte line size, 2 lines per sector
0x23Cache3rd-level cache: 1 MBytes, 8-way set associative, 64 byte line size, 2 lines per sector
0x24Cache2nd-level cache: 1 MBytes, 16-way set associative, 64 byte line size
0x25Cache3rd-level cache: 2 MBytes, 8-way set associative, 64 byte line size, 2 lines per sector
0x29Cache3rd-level cache: 4 MBytes, 8-way set associative, 64 byte line size, 2 lines per sector
0x2CCache1st-level data cache: 32 KBytes, 8-way set associative, 64 byte line size
0x30Cache1st-level instruction cache: 32 KBytes, 8-way set associative, 64 byte line size
0x40CacheNo 2nd-level cache or, if processor contains a valid 2nd-level cache, no 3rd-level cache
0x41Cache2nd-level cache: 128 KBytes, 4-way set associative, 32 byte line size
0x42Cache2nd-level cache: 256 KBytes, 4-way set associative, 32 byte line size
0x43Cache2nd-level cache: 512 KBytes, 4-way set associative, 32 byte line size
0x44Cache2nd-level cache: 1 MByte, 4-way set associative, 32 byte line size
0x45Cache2nd-level cache: 2 MByte, 4-way set associative, 32 byte line size
0x46Cache3rd-level cache: 4 MByte, 4-way set associative, 64 byte line size
0x47Cache3rd-level cache: 8 MByte, 8-way set associative, 64 byte line size
0x48Cache2nd-level cache: 3MByte, 12-way set associative, 64 byte line size
0x49Cache3rd-level cache: 4MB, 16-way set associative, 64-byte line size (Intel Xeon processor MP, Family 0FH, Model 06H)
2nd-level cache: 4 MByte, 16-way set associative, 64 byte line size
0x4ACache3rd-level cache: 6MByte, 12-way set associative, 64 byte line size
0x4BCache3rd-level cache: 8MByte, 16-way set associative, 64 byte line size
0x4CCache3rd-level cache: 12MByte, 12-way set associative, 64 byte line size
0x4DCache3rd-level cache: 16MByte, 16-way set associative, 64 byte line size
0x4ECache2nd-level cache: 6MByte, 24-way set associative, 64 byte line size
0x4FTLBInstruction TLB: 4 KByte pages, 32 entries
0x50TLBInstruction TLB: 4 KByte and 2-MByte or 4-MByte pages, 64 entries
0x51TLBInstruction TLB: 4 KByte and 2-MByte or 4-MByte pages, 128 entries
0x52TLBInstruction TLB: 4 KByte and 2-MByte or 4-MByte pages, 256 entries
0x55TLBInstruction TLB: 2-MByte or 4-MByte pages, fully associative, 7 entries
0x56TLBData TLB0: 4 MByte pages, 4-way set associative, 16 entries
0x57TLBData TLB0: 4 KByte pages, 4-way associative, 16 entries
0x59TLBData TLB0: 4 KByte pages, fully associative, 16 entries
0x5ATLBData TLB0: 2 MByte or 4 MByte pages, 4-way set associative, 32 entries
0x5BTLBData TLB: 4 KByte and 4 MByte pages, 64 entries
0x5CTLBData TLB: 4 KByte and 4 MByte pages,128 entries
0x5DTLBData TLB: 4 KByte and 4 MByte pages,256 entries
0x60Cache1st-level data cache: 16 KByte, 8-way set associative, 64 byte line size
0x61TLBInstruction TLB: 4 KByte pages, fully associative, 48 entries
0x63TLBData TLB: 2 MByte or 4 MByte pages, 4-way set associative, 32 entries and a separate array with 1 GByte pages, 4-way set associative, 4 entries
0x64TLBData TLB: 4 KByte pages, 4-way set associative, 512 entries
0x66Cache1st-level data cache: 8 KByte, 4-way set associative, 64 byte line size
0x67Cache1st-level data cache: 16 KByte, 4-way set associative, 64 byte line size
0x68Cache1st-level data cache: 32 KByte, 4-way set associative, 64 byte line size
0x6ACacheuTLB: 4 KByte pages, 8-way set associative, 64 entries
0x6BCacheDTLB: 4 KByte pages, 8-way set associative, 256 entries
0x6CCacheDTLB: 2M/4M pages, 8-way set associative, 128 entries
0x6DCacheDTLB: 1 GByte pages, fully associative, 16 entries
0x70CacheTrace cache: 12 K-uop, 8-way set associative
0x71CacheTrace cache: 16 K-uop, 8-way set associative
0x72CacheTrace cache: 32 K-uop, 8-way set associative
0x76TLBInstruction TLB: 2M/4M pages, fully associative, 8 entries
0x78Cache2nd-level cache: 1 MByte, 4-way set associative, 64byte line size
0x79Cache2nd-level cache: 128 KByte, 8-way set associative, 64 byte line size, 2 lines per sector
0x7ACache2nd-level cache: 256 KByte, 8-way set associative, 64 byte line size, 2 lines per sector
0x7BCache2nd-level cache: 512 KByte, 8-way set associative, 64 byte line size, 2 lines per sector
0x7CCache2nd-level cache: 1 MByte, 8-way set associative, 64 byte line size, 2 lines per sector
0x7DCache2nd-level cache: 2 MByte, 8-way set associative, 64byte line size
0x7FCache2nd-level cache: 512 KByte, 2-way set associative, 64-byte line size
0x80Cache2nd-level cache: 512 KByte, 8-way set associative, 64-byte line size
0x82Cache2nd-level cache: 256 KByte, 8-way set associative, 32 byte line size
0x83Cache2nd-level cache: 512 KByte, 8-way set associative, 32 byte line size
0x84Cache2nd-level cache: 1 MByte, 8-way set associative, 32 byte line size
0x85Cache2nd-level cache: 2 MByte, 8-way set associative, 32 byte line size
0x86Cache2nd-level cache: 512 KByte, 4-way set associative, 64 byte line size
0x87Cache2nd-level cache: 1 MByte, 8-way set associative, 64 byte line size
0xA0DTLBDTLB: 4k pages, fully associative, 32 entries
0xB0TLBInstruction TLB: 4 KByte pages, 4-way set associative, 128 entries
0xB1TLBInstruction TLB: 2M pages, 4-way, 8 entries or 4M pages, 4-way, 4 entries
0xB2TLBInstruction TLB: 4KByte pages, 4-way set associative, 64 entries
0xB3TLBData TLB: 4 KByte pages, 4-way set associative, 128 entries
0xB4TLBData TLB1: 4 KByte pages, 4-way associative, 256 entries
0xB5TLBInstruction TLB: 4KByte pages, 8-way set associative, 64 entries
0xB6TLBInstruction TLB: 4KByte pages, 8-way set associative, 128 entries
0xBATLBData TLB1: 4 KByte pages, 4-way associative, 64 entries
0xC0TLBData TLB: 4 KByte and 4 MByte pages, 4-way associative, 8 entries
0xC1STLBShared 2nd-Level TLB: 4 KByte/2MByte pages, 8-way associative, 1024 entries
0xC2DTLBDTLB: 4 KByte/2 MByte pages, 4-way associative, 16 entries
0xC3STLBShared 2nd-Level TLB: 4 KByte /2 MByte pages, 6-way associative, 1536 entries. Also 1GBbyte pages, 4-way, 16 entries.
0xC4DTLBDTLB: 2M/4M Byte pages, 4-way associative, 32 entries
0xCASTLBShared 2nd-Level TLB: 4 KByte pages, 4-way associative, 512 entries
0xD0Cache3rd-level cache: 512 KByte, 4-way set associative, 64 byte line size
0xD1Cache3rd-level cache: 1 MByte, 4-way set associative, 64 byte line size
0xD2Cache3rd-level cache: 2 MByte, 4-way set associative, 64 byte line size
0xD6Cache3rd-level cache: 1 MByte, 8-way set associative, 64 byte line size
0xD7Cache3rd-level cache: 2 MByte, 8-way set associative, 64 byte line size
0xD8Cache3rd-level cache: 4 MByte, 8-way set associative, 64 byte line size
0xDCCache3rd-level cache: 1.5 MByte, 12-way set associative, 64 byte line size
0xDDCache3rd-level cache: 3 MByte, 12-way set associative, 64 byte line size
0xDECache3rd-level cache: 6 MByte, 12-way set associative, 64 byte line size
0xE2Cache3rd-level cache: 2 MByte, 16-way set associative, 64 byte line size
0xE3Cache3rd-level cache: 4 MByte, 16-way set associative, 64 byte line size
0xE4Cache3rd-level cache: 8 MByte, 16-way set associative, 64 byte line size
0xEACache3rd-level cache: 12MByte, 24-way set associative, 64 byte line size
0xEBCache3rd-level cache: 18MByte, 24-way set associative, 64 byte line size
0xECCache3rd-level cache: 24MByte, 24-way set associative, 64 byte line size
0xF0Prefetch64-Byte prefetching
0xF1Prefetch128-Byte prefetching
0xFFGeneralCPUID leaf 2 does not report cache descriptor information, use CPUID leaf 4 to query cache parameters

标签
#cpuid #eax返回值 #eax02
本内容遵循 CC 4.0 BY-SA 版权协议
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
YOLO26算法保龄球馆保龄球目标检测+训练好的模型+743张数据集+pyqt可视化界面.zip 数据集可视化效果可参见下方展示。 【数据集概况】 · 检测类别（中文）：[保龄球(bowling)] · 训练集：594 张 · 验证集：75 张 · 测试集：74 张 · 总计：743 张 该数据集聚焦于室内保龄球馆场景，系统性采集了多角度、多姿态下保龄球在不同运动阶段的视觉特征，为保龄球运动过程中的球体识别与轨迹分析提供了高质量标注样本，具有明确的体育训练与智能辅助系统开发价值。... 【训练曲线与评估图】 【模型训练配置】 参数 | 值 模型 | yolo26n 训练轮数 | 100 epochs 输入尺寸 | 640x640 批次大小 | 24 优化器 | auto 初始学习率 | 0.01 训练设备 【关键指标汇总】 训练了 100 个 epoch，最终轮指标： 指标 | 数值 mAP50 | **0.9938** mAP50-95 | 0.6966 Precision | 0.9740 Recall | 0.9974 train/box_loss | 0.9113 train/cls_loss | 0.2862 val/box_loss | 1.1516 val/cls_loss | 0.3116 【训练过程分析】 100 轮训练后 mAP50 达到 0.9938，模型收敛良好。Loss 曲线前段快速下降，后段趋于平稳，val_loss 无反弹，没有明显过拟合。但 mAP50-95 为 0.6966，和 mAP50 差距 0.30，定位精度仍有优化空间。 【模型性能评估】 Precision 0.9740、Recall 0.9974，精召双高，模型对保龄球的检测能力强。 【预测效果展示】 验证集预测效果较好，检测框基本准确覆盖保龄球，置信度整体偏高。 【改进建议】 1. 丰富场景多样性：补充不同光照、背景和遮挡条件下的样本。 2. 提升输入分辨率：640 ... 立即下载

相关推荐

goose 是一款在您的设备上运行的通用型 AI 代理

一款开源、可扩展的AI代理，功能远超代码建议——支持安装、执行、编辑以及与任何大型语言模型（LLM）进行测试。

使用Coreinfo工具查看电脑CPU相关信息（cache，NUMA node，socket ）

CoreInfo是一个命令行实用程序，它向您介绍逻辑处理器和物理处理器，NUMA节点和它们所在的套接字之间的映射，以及分配给每个逻辑处理器的缓存。 它使用Windows中GetLogicalProcessorInformation函数来获取此信息并将其打印到屏幕，表示与具有星号的逻辑处理器的映..

DayDayUp 4704

PaddleOCRApi面向 Windows 与 Linux 的轻量级 OCR 与YOLO目标检测 HTTP 服务

PaddleOCR 与YOLO目标检测 HTTP 服务。 项目通过 PaddleOCROnnx 原生库集成 OnnxRuntime加速能力，围绕 ONNX 模型部署， 以统一接口提供图像文字识别、YOLO 目标检测和 Tensor 数据输出。 功能概览 文字识别：支持图片 Base64、multipart/form-data 上传，以及文本和 JSON 结果。 目标检测：支持 YOLO 图片检测，返回检测框 JSON 或原始 Tensor。 浏览器演示：访问服务根地址，上传图片并切换 OCR、YOLO 模式。 健康检查：通过 /health 查看服务及 OCR、YOLO 引擎初始化状态。 并发处理：通过 OCR 引擎实例池处理并发请求，可调整实例数量。 体验与调用 启动后访问： 入口 地址 浏览器演示 http://localhost:5000/ 健康检查 http://localhost:5000/health 原生依赖 Windows：优先从 runtimes/win-x64/native/ 加载原生 DLL；该目录没有 PaddleOCROnnx.dll 时，尝试从可执行文件所在目录加载。主 DLL 与对应后端依赖应放在同一原生目录中，不要将同一组依赖分散到多个目录。 Linux：原生运行时位于 runtimes/linux-x64/native/，程序使用相对于可执行文件的运行时搜索路径查找随包部署的依赖。 后端选择：CoreOCROnnx 支持 ONNX Runtime、OpenVINO、TensorRT 后端。请使用与平台、进程架构、硬件和后端匹配的一整套运行时，不要混用不同后端或版本的依赖。

X86/X64处理器体系结构及寻址模式

由8086/8088、x86、Pentium发展到core系列短短40多年间，处理器的时钟频率差点儿已接近极限。尽管如此，自从86年Intel推出386至今除了添加一些有关流媒体的指令如mmx/sse之外。其它新增的大多数指令都能够从最初的指令集中组合实现相同的功能，整个编程模型维持了约有20多年。 1. 处理器体系结构 1.1. 处理器简要结构...

weixin_30496431的博客 670

MMU&Cache

基础知识

kathyzju的专栏 5064

用户模式下的线程同步

1、在以下两种情况下，线程之间需要相互通信：     1）、需要要让多个线程同时访问一个共享资源，同时不能破坏资源的完整性。     2）、一个线程需要要通知其他线程某项任务已经完成。 2、原子访问，指的是一个线程在访问某个资源的同时能够保证没有其他线程会在同一时刻访问同一资源。 3、InterlockedExchangeAdd(&g_x,i);相当于g_x++，但是前者是原子操作，

倒计时 783

Linux - cpuid 命令查看 TLB 信息

查看 TLB 信息 方法1 root@aliyun:~# cpuid | grep -i tlb cache and TLB information (2): 0x63: data TLB: 1G pages, 4-way, 4 entries # 数据 0x03: data TLB: 4K pages, 4-way, 64 entries # 数据 0x76: instruction TLB: 2M/4M pages, fully, 8 entries # 指令

power_to_go 1990

MPC885调试与边界扫描实战：从寄存器到JTAG的深度解析

片上调试（On-Chip Debugging）与边界扫描（Boundary Scan）是嵌入式系统开发与硬件测试的两大基石技术。片上调试通过处理器内部的调试寄存器，实现对程序执行流的非侵入式监控、断点设置与状态捕获，其核心原理在于利用调试事件触发机制与调试模式入口，为复杂软件问题的定位提供了硬件级支持。边界扫描则基于IEEE 1149.1标准，通过芯片引脚的数字镜像——边界扫描寄存器链，在物理探针难以触及的高密度PCB上，实现对电路连通性、短路开路的精准测试，其技术价值在于极大提升了硬件可测试性与生产良率。

LL1x.com 452

TLB的作用及工作原理，如何查看TLB miss？

目录 TLB的作用及工作过程 TLB工作原理 TLB原理 TLB表项 全相连 - full associative 组相连 - set-associative TLB表项更新 MMU和cache详解（TLB机制） 1.MMU 2.VA和PA 3.VA到PA的映射过程 4.CPU访问内存时的硬件操作顺序 5.ARM920T支持多种尺寸规格的页表 硬件高速缓存和TLB原理 基本概念 原理 如何查看TLB miss？ 虚拟内存 32位系统的虚拟内存实现：二级页表 64位系统

RToax 1万+

TLB的作用及工作过程

TLB的作用及工作过程 以下内容摘自《步步惊芯——软核处理器内部设计分析》一书 页表一般都很大，并且存放在内存中，所以处理器引入MMU后，读取指令、数据需要访问两次内存：首先通过查询页表得到物理地址，然后访问该物理地址读取指 令、数据。为了减少因为MMU导致的处理器性能下降，引入了TLB，TLB是Translation Lookaside Buffer的简称，可翻译为“地址...

flc2762的专栏 2168

Caché学习笔记（一、cache安装与配置）

简介 .Caché数据库是InterSystems 公司的产品 .Caché 是的“后关系型”数据库 . Caché 包括应用服务器 .Caché 的编程技术–M语言 .Caché 的CSP技术 Cache、IIS、m语言三者关系 web容器：IIS 开发语言：m语言 数据库：cache 这玩意儿怎么理解，以java类比，IIS就是tomcat、m就是java,cache就是mysql,csp就...

三分恶的博客 5276

TLB的作用及工作原理

TLB的作用及工作过程 以下内容摘自《步步惊芯——软核处理器内部设计分析》一书          页表一般都很大，并且存放在内存中，所以处理器引入MMU后，读取指令、数据需要访问两次内存：首先通过查询页表得到物理地址，然后访问该物理地址读取指令、数据。为了减少因为MMU导致的处理器性能下降，引入了TLB，TLB是Translation Lookaside Buffer的简称，可翻译为“地址转换后援...

weixin_34357436的博客 2586

虚拟存储器和高速缓存总结

概述 为了更加有效的管理存储器并且少出错，现代操作系统提供了一种对主存的抽象，叫做虚拟存储器。虚拟存储器是被应用程序所意识和使用的。也就是说，它是被抽象出来的，虚拟出来的主存。所以，从应用程序的层面，程序看到的和使用的虚拟地址都是属于虚拟存储器的。虚拟存储器充当一种中间转换的角色，把虚拟地址对应的主存转换到真实的主存上面。 如图： 下图便是一个虚拟存储器的表示。

NTF的博客 6404

Arm cache 研究

Cache的工作原理 　  Cache的工作原理是基于程序访问的局部性。     对大量典型程序运行情况的分析结果表明，在一个较短的时间间隔内，由程序产生的地址往往集中在存储器逻辑地址空间的很小范围内。指令地址的分布本来就是连续的，再加上循环程序段和子程序段要重复执行多次。因此，对这些地址的访问就自然地具有时间上集中分布的倾向。     数据分布的这种集中倾向不如指令明显，但对数组的存储和访问以及

bournechen的专栏 9496

丧尸枪战_1.0

丧尸枪战1.0这是一款我自己做的游戏2d版本的这个游戏我以后会更新
点赞 2
评论 1
书签 书签 0
AHBLG
AHBLG
博客等级 码龄9年 0粉丝 1原创
+ 关注
评论 1
成就一亿技术人!
拼手气红包6.0元
还能输入1000个字符
 
表情包 插入表情
表情包 代码片
 条评论被折叠 查看
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值